[컴구론] 명령어 사이클과 인터럽트

CPU Instruction Cycle

단계 핵심 전용 레지스터 세부 흐름 (→ 는 데이터 이동) 메모

1️⃣ Fetch	PC(Program Counter) → MAR → Memory → MDR → IR	① PC 값을 MAR에 복사 (주소 버스)② I-Cache/TLB 경유하여 명령어 읽기③ 읽어온 32/64 bit 코드를 MDR(Memory Data Register) 에 임시 저장④ MDR 내용을 IR(Instruction Register) 로 이동⑤ PC ← PC + len (또는 분기·예외로 덮어쓰기)	“주소 지시 = MAR, 데이터 수신 = MDR, 보관 = IR”
2️⃣ Decode (ID)	IR, 레지스터 파일	• CU가 IR → opcode·오퍼랜드 분해• 레지스터 파일에서 src 값 읽기• 의존성·Hazard 검사, 스케줄 큐 등록	멀티-디코더, µ-op Cache
3️⃣ Execute (EX)	ALU/FPU, AGU(Address Gen Unit)	• ALU/FPU/SIMD로 산술·논리·분기 평가• Load/Store → AGU가 주소 계산: Base Reg + Offset	분기 결과 miss 시 파이프라인 flush
4️⃣ Memory (MEM)	AGU 주소 → MAR → Memory ↔ MDR	• AGU 주소를 다시 MAR에 로드• D-Cache Hit → MDR 로 데이터 수신• Store 일 경우 MDR ← 레지스터 데이터 → 메모리 기록 (쓰기 버퍼)	TLB·캐시·ECC 동작
5️⃣ Write-Back (WB)	MDR / ALU 결과	• 결과 → 레지스터 파일(RD 포트)• ALU 플래그 → 플래그 레지스터• OoO 코어는 ROB Commit 단계까지 완료	포워딩 · 리네이밍으로 의존성 가리기

그림 없이 흐름만 눈에 넣는 팁

PC → MAR → Mem → MDR → IR ─┐   (Fetch)
                           │
          RegSrc → ALU ----┤   (Execute)
                           ↓
            ALU / MDR → RegDst (Write-Back)

• MAR(Memory Address Register) : “이번 버스 접근 주소”
• MDR(Memory Data Register) : “메모리에서 막 주고받은 데이터”
• IR(Instruction Register) : “방금 가져와 해석 중인 명령어”

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단계 간 버블(지연)을 줄이는 주요 기법

Hazard 원인 대표 해결책

Data	lw r1… 바로 뒤 add r2,r1,r3	포워딩, 스톨 1클럭
Control	분기 목표 예상 실패	분기 예측기, Return Stack
Structural	IF·MEM 단계가 같은 캐시 병행 요청	I/D Cache 분리, 다중 포트

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한 줄로 총정리

PC→MAR→Mem→MDR→IR 로 명령어를 집어오고, Decode·Execute 과정을 거쳐 AGU→MAR→Mem→MDR 로 데이터까지 주고받은 뒤, 결과를 레지스터에 Write-Back 한다. 이 전 경로를 파이프라인으로 겹쳐 돌리면서 슈퍼스칼라·OoO·캐시·분기예측으로 버블을 최소화하는 것이 현대 CPU 설계의 핵심이다.

 

인터럽트 + ISR(Interrupt Service Routine) ― “CPU가 비상 호출을 처리하는 끝-까지 흐름”

1️⃣ 인터럽트 한-줄 정의 — 왜 필요한가?

• 인터럽트 = “지금 실행 중이던 명령 흐름을 잠깐 멈추고, 더 급한 이벤트를 처리하라”는 하드웨어/소프트웨어 신호
  예: 키보드 키 입력, SSD DMA 완료, 1 ms 타이머 Tick, 0으로 나누기 오류, 시스템 호출(int 0x80)

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2️⃣ ISR 이란? (Interrupt Service Routine)

질문 답

무엇?	인터럽트가 발생했을 때 CPU가 자동으로 점프해 들어가는 작은 함수
어디에?	ISA별 인터럽트 벡터 테이블(IVT)에 등록된 시작 주소(벡터)
무엇을 하냐?	① 장치 플래그/데이터 읽기・초기화② 커널/OS에 이벤트 전달(큐에 push)③ 필요 시 후속 작업 예약(DMA 재개, Task wake-up)
제약	• 짧고 빠르게: 파이프라인 스톨을 최소화• 재진입 안전: 공유 데이터 보호(락, 원자 연산)• 스택 사용 최소: 컨텍스트 저장 분량 줄이기
복귀 방법	마지막에 iret/er et 처럼 특수 Return 명령으로 상태 복구 후 원래 PC로 점프

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3️⃣ 명령어 사이클 + 인터럽트 + ISR = 11단계 “풀 경로”

# 단계 핵심 레지스터 이동(→) 일어나는 일

1-5	Fetch-Decode-Execute-Memory-Write Back	(PC→MAR→MDR→IR …)	정상 파이프라인
6	Interrupt Check	–	CU가 IRQ 라인 감지·우선순위 비교
7	Context Save	GPR/PC/FLAGS → MDR → Stack	자동 PUSH (SP 감소)
8	Vector Fetch	IVT[IRQ#] → MAR → MDR → PC	ISR 시작 주소 로드
9	ISR Execute	레지스터 ↔ ALU/메모리	장치 서비스, 플래그 클리어, OS 통지
10	Context Restore	Stack → MDR → GPR/FLAGS/PC	POP, 상태 복구
11	Return (IRET)	MDR → PC	파이프라인 재시동, 원래 코드 복귀

주의: OoO 코어에서는 단계 7 전에 ROB가 “Precise State”가 될 때까지 대기하여 정확한 인터럽트(Precise Interrupt) 를 보장합니다.

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4️⃣ ARMv8-A 예시 ISR 스켈레톤

// Vector table에 등록된 타이머 IRQ 핸들러
.align 7
ISR_Timer:
    // --- Context Save (필요 최소)
    stp     x0, x1, [sp, #-16]!

    // --- 실질 서비스
    mrs     x0, cntpct_el0        // 현재 타이머 카운터 읽기
    add     x0, x0, #100000       // 다음 인터벌 설정
    msr     cntp_cval_el0, x0
    mov     w1, #0                // 인터럽트 클리어
    str     w1, [xIC]             // 장치 레지스터

    // --- Context Restore
    ldp     x0, x1, [sp], #16
    eret                        // PC·PSR 복귀

특징: 통상 수십~수백 사이클 안에 끝내도록 작성, ISR 내부에서 긴 루프·동적 할당 지양.

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5️⃣ 성능·안정성을 지키는 실무 팁

항목 권장 사항

ISR 실행 시간	➜ 짧게. 무거운 작업은 작업 큐/스레드에 넘기기
중첩 인터럽트	➜ 우선순위 컨트롤러(APIC, GIC)로 관리, 필요 시 마스크
공유 데이터	➜ 락·원자 연산 또는 임계구역 금지
빈번한 IRQ	➜ 배치(Batching), 폴링 전환 고려 (예: NAPI)
디버깅	➜ perf record -e irq:* - 인터럽트 빈도 분석

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한 문장으로 총정리

ISR은 인터럽트 발생 시 CPU가 뛰어드는 “미니 함수”로, 컨텍스트 자동 저장 → 벡터 점프 → 빠른 장치 서비스 → IRET 복귀 과정 속에 존재한다. 이를 명령어 파이프라인 뒤에 삽입한 인터럽트 사이클 덕분에 CPU는 외부 이벤트에 실시간으로 응답하면서도, 원래 실행 흐름과 데이터 일관성을 안전하게 유지할 수 있다.